Auswertung der Anzahl gesetzter Eingänge

hallo eugen,

zunächst einmal bietet eine rein auf Logik-Blöcken aufgebaute Lösung d enVorteil einer vollständigen Unabhängigkeit der Schaltung von der (unbekannten und veränderlichen) LOGO-Zyklusfrequenz und dass KEINE Bedingung an das Timing der Eingangssignale gestellt werden muss! Allerdings erfordert diese Lösung63 UND-Blöcke sowie22 ODER-Blöcke(SUMME 75 Blöcke). Soll deine Schaltung nichts anderes tun bzw. nur wenig mehr, so dass diese Blockanzahl zu Verfügung steht solltest du diese Lösung verwenden. Die betreffende Logiktabelle und die erforderlichen Logik-Gleichungen für die Ausgänge Q1 bis Q6 findest du im Kommentarteil der Schaltungen im Dateianhang. Eine Vereinfachung ist leider nicht möglich.

Wer Hilfen zur Bestimming von Logik-Gleichungen (bestehend aus UND- sowie ODER-Verknüpfungen zwischen den Eingangssignalen) sucht, sollte mal unter "Verfahren nach Quine und McCluskey, QMC" in GOOGLE suchen. Man findet Anleitungen, interaktive WEB-Lösungen und Programme zur Umwandlung und Vereinfachung von Logik-Tabellen.....

Von den alternativen Lösungskonzepten hast du dir bereits dasgewählt, welches die geringsten Anforderungen an das Timing der Eingangssignale stellt. Andererseits ergeben sich insb. zeitliche Einschränkungendurch den Umstand, die konstant anliegenden Eingangssignale wiederholt in Impulse umzuwandeln, zu zählen und die Ausgänge zu aktualisieren....

Im Dateianhang findest du dazu meinen Lösungsvorschlag:
Dabei erfolgt das "Zählen" mittels Schieberegister und das wiederholte "Scannen" der Eingänge mittels Impulsgeber. In dessen Impulszeit wird das Schieberegister schnellstmöglich (= mindestens 14 LOGO-Zyklen) gelöscht und beim Übergang in die Pausenzeit initialisiert. Ebenfalls mit Beginn der Pausenzeit werden die Wischrelais der zugeordneten Eingänge getriggert, die dann (nur wenn der betreffende Eingang = 1 ist) jeweils zeitversetzt nacheinander das 1-Bit 1 x schieben (durch Erzeigung von zeitversetzten Impulsen). Nach dem Auswerten von I6 werden dann die sog. D-Flip-Flop-Schaltungen an den Ausgängen getriggert und setzen (und speichern) so die Ausgänge mit den Bits des Schieberegisters.

Die Mindestzeit für diese Auswertungerfordert eine Gesamtzeit TH+TL des Impulsgebers von 1 s oder größer. Dies ist für eine reale LOGO unter normalen Bedingungen zu schaffen und in "DEMO_Anzahl der Eingänge_ohne_LOGIK V1.lsc"parametriert. Die PC-Simulation läuft so aber NICHT!!!!. Zum PC-Test habe ich deshalb mal ALLE Zeit-Parameter der Schaltung um den Faktor 3 erhöht...dann läßt sich die Schaltung ""DEMO_Anzahl der Eingänge_ohne_LOGIK V1_Simu.lsc einwandfrei simulieren und studieren.

Die Begrenzung liegt einmal in den erforderliche Zyklen zum Löschen des Schieberegisters und die dazu vorgegebene Maximaldauer von TH im Impulsgeber und andererseits im Timing der nacheinander zu erzeugenden und auszuwertenden Eingänge sowie der Übernahme des Auswerteergebnisses zu den Ausgängen in der Zeit TL des Impulsgebers. Das Erfüllen des korrekten Timings hängt aber von der LOGO-Zyklusfrequenz (vgl. Handbuch) ab und das Programm arbeitet fehlerhaft (wie in der Simulation mit zu kleinen Zeitwerten), wenn diese Zyklusfrequenz zu gering ist!!! Deshalb habe ich die Zeiteinstellungen auch für die LOGO-Version rel. großzügig auf mindestens 1 s Gesamtzeit eingestellt. Wenn deine Anwendung und die Eingangssignal-Änderungsgeschwindigkeit dies erlauben, solltest du auch in der realen Logo die Zeiten ggf. mit einem Faktor n vergrößern.

Schließlich noch ein Hinweis: Die Anwendung der Wischrelais ermöglicht einerseits eine blocksparende Variante und andererseits werden Eingangssignal-Änderungen von 1 nach 0 auch noch NACH der Triggerung des jeweiligen Wischrelais berücksichtigt/erkannt, wenn diese Signaländerung innerhalb der Zeit TL dieses Wischrelais auftritt !!! Eine Signaländerung von 0 nach 1 wird erst wieder mit dem nächsten Trigger des Impulsgebers berücksichtigt/erkannt.

Viel Spaß beim Experimentieren und ich hoffe die Lösung sagt dir mehr zu als deine bisherigen...

Mfg
Betel

Hallo eugen,

hier ein Vorschlag:

Du brauchst einen 6x1Bit zu 3Bit Addierer und dahinter einen 3Bit zu 6 Demultiplexer.

Für den Addierer brauchst du 12 XOR-Blöcke und 9 AND-Blöcke.

Der Demultiplexer ist mit 6 AND-Blöcken zu realisieren.

Wenn ich mich nicht irre, sind das 27 Blöcke.

Falls ich deine Frage richtig verstanden habe, und noch Interesse besteht, werde ich das FBD erstellen und posten.

Hallo Betel,

vielen Dank!

Ist mir spontan eingefallen.

Dein Vorschlag ist auch nicht ohne!!!

Man muss die Eingänge ja nicht unbedingt zählen.

Logo! kann auch rechnen. (zumindest binär)

Du schaltest zwei Eingänge einmal auf ein XOR und einmal auf ein AND.

Am XOR hast du die Summe und am AND den Übertrag.

Genial einfach...

Vielleicht lässt sich die Schaltung noch weiter reduzieren?

Müsste mal Jemand testen. Ich bin im Schaltungsentwurf nicht so fit.

Liebe Grüße

Fotorezeptor

Ferdi1000

Hallo Zusammen,

ich wollte einfach aus dem 6x1Bit ADDER zu 1aus6 Demux ein 8x1Bit ADDER zu 1aus8 Demux machen. Was den Demultiplexer betrifft hat das funktioniert. Leider habe ich mich bei dem ADDER jedes Mal so verheddert, das ich alle meine Änderungen rückgängig machen musste.

Mein Größter Erfolg war das alles bis auf 5 und 7 funktionierte. Auch wenn ich versuche alles neu zu zeichnen bleibe ich erfolglos.

Ich verstehe die Schaltung nur bis zum ersten Übertrag richtig. Wahrscheinlich ist das das Problem.

Vielleicht erbarmt sich ja mal jemand mir zu helfen?Ich habe meine Schaltung mit dem geänderten Demultiplexer angehängt.
Für das nun benötigte 4.Bit habe ich Merker 9 genommen, da sich M8 als Anlaufmerker nicht eignet.

Vielen Dank und Gruß,
Ferdinand

Hinweis: Die angehängteDatei nach "lsc" umbenennen.